一个从零开始写的极简、非常易懂的RISC-V处理器核。
Verillog编写的嵌入式RISC-V处理器，支持RV32IM指令集，仅机器模式，单周期指令，哈佛结构，AXI4-Lite总线。麻雀虽小，五脏俱全。riscv有无限可能，未来将不断完善，大家的支持是我前进的动力。
简易的RISC-V五级流水线标量处理器：CK_RISCV；
支持RV32I指令集，使用Veriog编写，简单易懂；
参照公司研发环境，设计一套规范的设计与验证环境；
OpenTSN3.4开源项目的新特性：（1）交换平面深度解耦，硬件代码由TSS（时间敏感交换），HCP（硬件控制点）和OSMAC（Opensync MAC）实现。（2）集成了Opensync开源实现，支持802.1AS和AS6802两种时间同步协议；（3）集成了TSN硬件仿真工具OpenEmulator，用户可在仿真环境下运行OpenTSN3.4交换机、网卡、控制器和opensync同步软件
哈尔滨工业大学深圳校区2021年夏季学期课程：计算机设计与实践
chiplab项目致力于构建基于LoongArch32 Reduced的soc敏捷开发平台
从零写一个16位处理器，采用自主设计的大黄鸭指令集，单周期3级流水线，8位指令双发射。配套大黄鸭汇编器，简化程序开发。目前主体设计已完成，大家的支持是我前进的动力。
