一个从零开始写的极简、非常易懂的RISC-V处理器核。
RiscSoC 是一个芯片集成项目，包含了 Cortex-M0、Cortex-M3、MIPS、RISC-V、4-BIT 等内核的 SoC 集成，部分 SoC 使用的自己设计的内核
玉衡是一款从零开始写的 RISC-V 内核的处理器，基于 Verilog 硬件设计语言实现，五级流水线设计，支持 RV32IMFD 指令集，支持中断，支持 RT-Thread Nano 3.1.5
Verilog编写的RISC-V处理器，支持RV32IM指令集，机器模式，单周期指令，哈佛结构，AXI4-Lite总线。MCU级别的处理器，麻雀虽小，五脏俱全。riscv有无限可能，未来将不断完善，大家的支持是我前进的动力。
